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PCB LAYOUT 設(shè)計S3C6410芯片和Dram要點
以下文件 line/space 我是以 5/5 mil寫的, 如果 layout 不下 可以修改為 4/4
1 共通部分
1-1 Power Design 電源以下 MCU 指 S3C6410
1-1-1 使用兩顆對地電容(0.1uf)以降低雜訊 , 一顆靠Coach另一顆靠近DDR 靠VREF pads越近越好 , 線寬最少20mil.
1-1-2 0.1uf電容越靠近pads越好 , 直接擺於於 MCU及DDR背面為最佳. （若不能放背面，則要放在Coach旁，
直接打via 進power & GND plane層)
1-1-3 穩(wěn)壓電容10uf 鄰近 MCU 或DDR但不需要像0.1uf很靠近 , 在Power plane以內(nèi).
1-1-4 電容兩端最好直打到plane層，若拉線越短越好要用40mil線寬, 如果可能的話使用2個vias .
1-1-5 電源換層建議至少4個vias.
1-1-6 每個 MCU Power pad 及GND pad最好有一via直接相連 , 越短越近越粗越好(>20mil trace)
如果許可的話via on pads 最佳.
1-2 其他
1-2-1 Trace線有完整之參考層(完整的銅箔面)
1-2-2 走線層面的規(guī)劃，不要有串音干擾
1-2-3 每個 Dram 至少要有 2個 耦合電容
1-2-4 Dram 要有 VDD/VSS 層
1-3 Crosstalk Control 串音
1-3-1 CK/CK#, LDQS/LDQS# and UDQS/UDQS# - 較易和其他訊號產(chǎn)生crosstalk必需至少保持與其他信號2W,
最好3W線寬的距離.
1-3-2 差動訊號D+/D-間不會有crosstalk產(chǎn)生 ,本身自己線距可以阻抗控制決定.
1-3-3 差動對的PN相減長度(Matching)要在25mils內(nèi)，也就是說PN差動對(D+ - D-）彼此誤差不能大於25mils，
一般還是會設(shè)成5mils，信號品質(zhì)會比較好.
2 Dram layout 重要順序如下: 4組 信號群組
2-1 Differential (CLK - /CLK+) clock Group 時脈群組
2-2 Differential (DQS0 - DQS4) Data Group數(shù)據(jù)群組
2-3 Address Group 地址群組
2-4 Control Group控制群組(DDR_CS、DDR_RAS、DDR_CAS、DDR_WE), 以上信號Intel 通常稱為Command Group
Layout 順序也有人是 Data/Strobe→Address/CMD→Control →Clock→ Power
3 信號 trace 長度
3-1 所有TRACE的總長 (clock, address, and command signals) 不可以超過<900mil ( 22.9mm)
希望能夠在 1.25cm (500mil)以內(nèi). DDR2的資料線跟位址線最大長度 2吋
3-2 訊號組要有不同阻抗, 時脈組 clock 比 數(shù)據(jù)組data signal group,控制組control signal groups 長 .
3-3 不同信號群組長度 誤差必須於 10mm以內(nèi)
3-4 CK/CK#, LDQS/UDQS, LDM/UDM 各對自我誤差<20 mil, 3對differential訊號沒有相互長度相等的要求,
總長度含串接的電阻必需<900mil ( 22.9mm) , 希望能夠在 1.25cm (500mil)以內(nèi). 每對線via數(shù)量要相同 ,要少於4個Vias.
(U3,U4的腳 CK/CK#, LDQS/UDQS, LDM/UDM)
3-5 等長繞線需保持2倍線寬的距離 , 并以45彎曲不建議使用直角.
3-6 DDR RAM上的速度很快，所以每條trace之間的差距不可超過50mil.