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在一個已有的PCB板子上分析和發現信號完整性問題是一件非常困難的事情，即使找到了問題，在一個已經成型的板子上實施有效的解決方法也會花費大量時間和費用。一個最有效的方法就是在物理設計完成之前查找、發現并在電路設計過程中消除或減小信號完整性問題，這就需要在EDA工具的輔助下，對電路的參數進行仿真分析，以提前發現問題，縮短研發周期，降低研發成本，同時也可以增強設計者的自信度。

應華目前具有完善的SI仿真設計流程和SI問題解決方案，布線前的仿真可以根據信號完整性的設計要求以及時序要求，幫助設計者選擇元器件、調整原器件布局、規劃系統時鐘網絡、以及確定關鍵網絡的短接策略和拓撲結構；布線后的仿真可以評估走線的反射、振鈴、過沖、串擾，時序等參數是否符合設計要求，幫助發現潛在的SI問題，提高設計的可靠性。

1、反射仿真：評估信號由于阻抗失配而引起的一系列問題，如過沖、振鈴、單調性、碼間干擾等。
2、串擾仿真：評估高密度走線時同層和相鄰層走線之間的串擾大小。
3、時序仿真：針對共用時鐘系統和源同步時鐘系統的時序要求，評估走線的電氣延時是否在設計時序要求之內。
4、高速鏈路建模與仿真：對Ghz以上的高速串行鏈路進行建模仿真分析，輸出走線，過孔，連接器，焊盤的S參數模型，評估信號的眼睛大小，抖動大小以及誤碼率。
5、優化分析：對以上特定的內容，結合以往的設計經驗，對走線進行優化設計分析，找出滿足設計的最優解，提供優化建議，如：短接方式，拓撲結構，時序設計建議，差分對設計建議等等。
應華可以提供的報告內容包括：仿真設置條件，波形文件，時序參數列表，分析結果和結論，優化建議等。